Senior Digital Verification Engineer

At Cadence, we hire and develop leaders and innovators who want to make an impact on the world of technology.

Cadence is a pivotal leader in electronic design, building upon more than 30 years of computational software expertise. We apply our Intelligent System Design strategy to deliver software, hardware, and IP that turn design concepts into reality.

This strategy is supplemented by AI-augmented development practices throughout all our organizations to empower our team to focus on creative problem-solving and innovation. Our customers are the world’s most innovative companies, delivering extraordinary electronic products—from chips to boards to systems—for dynamic market applications including consumer, hyperscale computing, 5G communications, automotive, aerospace, industrial, and health. Join us and be part of a culture that values innovation, collaboration, and customer success.

At Secure-IC, a Cadence company, we hire and develop leaders and innovators who want to make an impact on the world of technology.

Job Title: T4 - Principal Design Engineer

Location: France, Rennes (preferably) or Paris

Reports to: Sr Design Engineering Manager

Job Overview: Senior Digital Verification Engineer

You will lead the development and execution of robust, reusable UVM verification environments for our products, ensuring functional ‑ coverage and first ‑ silicon success.

By driving verification strategy, automating large ‑ scale regression flows, and mentoring the verification team, the role directly safeguards the quality of high ‑ performance ASIC designs.

The work spans building scalable test ‑ bench architectures, integrating Cadence verification tools, and collaborating cross ‑ functionally with design and software teams to close verification gaps before RTL freeze.

Job Responsibilities:

• Define and implement robust, scalable UVM test ‑ bench architectures for complex digital IPs
• Create and maintain reusable verification components (sequencers, drivers, monitors, scoreboards, coverage models)
• Develop directed, random, and constrained ‑ random test cases to achieve 100 % functional coverage and 100 % code coverage on target designs
• Lead root ‑ cause analysis of simulation failures, performance bottlenecks, and silicon bring ‑ up bugs
• Coordinate with design teams to close verification gaps before RTL freeze
• Contribute to internal verification guidelines, templates, and training materials
• Mentor junior verification engineers (T1 ‑ T3) and provide technical guidance on UVM, test ‑ bench design, and debugging techniques
• Participate in design/verification reviews, providing constructive feedback and risk assessment

Job Qualifications:

• B.S. or M.S. in Electrical Engineering, Computer Engineering, or related field
• 7 ‑ 10 years of professional digital verification experience, including ≥ 5 years with UVM on ASIC or FPGA projects
• Proficiency in SystemVerilog/UVM
• Strong hands ‑ on experience with Cadence Xcelium
• Knowledge of synthesis ‑ aware verification (e.g., constraint ‑ driven random verification, coverage ‑ driven closure)
• Deep understanding of functional coverage, assertions (SVA), formal verification, and constrained ‑ random verification
• Comfortable with large ‑ scale simulation environments, waveform analysis, and performance profiling
• Excellent communication, problem ‑ solving, and leadership capabilities
• Ability to influence cross ‑ functional teams and mentor junior engineers.

Additional Skills/Preferences:

• Hands ‑ on with verification IP (VIP) development and integration
• Exposure to low ‑ power verification (e.g., power ‑ aware UVM, clock gating checks)
• Scripting in Python, TCL, Makefile or Bash for automation
• Familiarity with Git and CI/CD tools

Check what we can offer you:

• An attractive compensation package, including a competitive salary, variable compensation, and meal vouchers
• A positive, stimulating, and supportive work environment
• Offices in France (Rennes and Paris) as well as internationally
• A dynamic and friendly company culture: after-work events, sports challenges, board games, pool table, foosball, and Nintendo Switch
• 5 days of paid leave dedicated to volunteering and community engagement, along with 7 “recharge days” (company-wide paid days off)
• The opportunity to join a company certified Great Place to Work® and ranked among the Fortune 100
• Remote work days
• Access to a CSE benefits platform, including discounts and gift cards

Cadence is committed to equal employment opportunity and employment equity throughout all levels of the organization. We strive to attract a qualified and diverse candidate pool and encourage diversity and inclusion in the workplace.

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Cadence est un leader clé dans le domaine de la conception électronique, s’appuyant sur plus de 30 ans d’expertise en logiciels de calcul. Nous appliquons notre stratégie de conception intelligente des systèmes (Intelligent System Design) pour fournir des logiciels, du matériel et des propriétés intellectuelles (IP) qui transforment les concepts de conception en réalité.

Cette stratégie est renforcée par des pratiques de développement augmentées par l’IA au sein de l’ensemble de nos organisations, permettant à nos équipes de se concentrer sur la résolution créative de problèmes et l’innovation. Nos clients comptent parmi les entreprises les plus innovantes au monde, qui conçoivent des produits électroniques exceptionnels — des puces aux cartes, jusqu’aux systèmes — pour des applications de marché dynamiques telles que les produits grand public, l’informatique hyperscale, les communications 5G, l’automobile, l’aéronautique, l’industrie et la santé. Rejoignez-nous et intégrez une culture qui valorise l’innovation, la collaboration et la réussite client.

Chez Secure-IC (Filiale du groupe Cadence), nous recrutons et développons des leaders et des innovateurs désireux d’avoir un impact sur le monde de la technologie.

Intitulé : T4 - Principal Design Engineer

Localisation : France, Rennes (preferably) or Paris

Rattachement hiérarchique : Sr Design Engineering Manager

Présentation du poste : Senior Digital Verification Engineer

Vous guiderez le développement et l’exécution d’environnements de vérification UVM robustes et réutilisables pour nos produits, garantissant la couverture fonctionnelle et le succès du premier silicium.

En pilotant la stratégie de vérification, en automatisant les flux de régression et en encadrant l’équipe de vérification, vous assurerez directement la qualité des conceptions ASIC haute performance.

Le travail consiste à concevoir des architectures de bancs de test évolutives, à intégrer les outils de vérification Cadence et à collaborer de façon transversale avec les équipes de conception RTL et logicielles les afin de combler les lacunes de vérification avant le « RTL freeze ».

Responsabilités du poste :

• Définir et mettre en œuvre des architectures de bancs de test UVM robustes et évolutives pour des IP numériques complexes
• Créer et maintenir des composants de vérification réutilisables (sequencers, drivers, monitors, scoreboards, coverage models)
• Développer des tests dirigés, aléatoires et contraints afin d’atteindre 100 % de couverture fonctionnelle et 100 % de couverture du code sur les produits
• Diriger l’analyse des échecs de simulation, des goulots d’étranglement de performance et des bugs de mise en service du silicium
• Coordonner avec les équipes de conception RTL pour résoudre les lacunes de vérification avant « RTL freeze »
• Contribuer aux directives internes de vérification, aux modèles de banc de tests et aux supports de formation
• Encadrer les ingénieurs vérificateurs juniors (T1 ‑ T3) et fournir des conseils techniques sur la méthodologie UVM, la conception de bancs de test et les techniques de débogage
• Participer aux revues de conception/vérification en apportant des retours constructifs et une évaluation des risques

Qualifications requises :

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